1. 从事RegFile，SRAM，ROM等定制化存储器电路设计和IP数据交付；
2. 参与定制SRAM/ROM compiler的解决方案；
3. 进行存储器bitcell设计，macro的电路设计仿真，K库，协助DFT团队设计相关的测试方案；
4. 编写Memory timing/margin以及各项DK QA的文档；负责IP交付件数据的生成
5. 指导版图工程师进行芯片版图设计及优化，形成最终的流片数据。

1.熟悉liberty语法，包括delay，constraint，power相关的定义。了解不同的timing/power/noise models。比如：NLDM，CCS，LVF，OCV等;
2.有spice仿真经验，熟悉如何写testbench及其调试;
3.熟悉硬件描述语言Verilog 或者VHDL;
4.熟悉ASIC设计流程，有使用Synthesis, STA及功耗分析EDA工具的经验;
5.有创新精神，工作态度认真负责，善于学习，责任心强有很好的团队精神及抗压能力。

联系人：郭老师
公司地址：济南市历城区未来创业广场3号楼
最近登录：2021-12-15